- PlsrHwStartPwmTimer 补配 CCMR1.OC1M=PWM模式1：裸定时器复位为冻结模式，
  通道输出恒定电平（上板实测 PF6 无方波，仅一段 672ms 恒高）
- ARR/CCR 使能预装载（ARPE/OC1PE）+ 启动时 EGR.UG 加载影子寄存器：
  运行中调频不再因 CNT 超调提前回绕，加速段多余脉冲消除（7517→7500）
- 方向延时仅在方向变化时生效（首次/换向/换方向点），
  段间同向衔接由 14.9ms 缩短至 ~2ms
- 上电自测扩展为 3 段（2000Hz/1000 脉冲、5000Hz/6000、1000Hz/500），
  上电延时 1s 后启动，顺带验证段间跳转
- 新增波形分析脚本（破译 16bit/CH0/100MS/s 导出格式 + 时频曲线拟合），
  实测三段总脉冲 7500，与理论完全一致

已知遗留（不影响脉冲计数与位置精度，留待 P4 上板调试）：
- 段尾 profile DONE 后冻结频率收尾（段3 尾部 150Hz 平台 38 脉冲）
- 段首第一周期被压缩（首脉冲占空比异常）

- PlsrHwInit 补生产初始化：全部输出点上电安全电平（先输出拉低再切 AF）、
  PF6/7=AF3、PF8/9=AF9 定时器复用、TIM10/11/13/14 时钟与更新中断 NVIC（优先级1）
- 新增 plsr_self_test.c/.h：上电自动执行 Q0 发 2000Hz/1000 脉冲（K1 默认参数、
  方向端子 Y4、静态数据源），main.c 一行接入，验证后可删
- 六套 host 测试 1151 项全绿，IAR 0 错误 0 警告

实现紧凑软元件存储：HSD：384字节
SFD RAM缓存：2080字节
SD：192字节
SM：4字节

实现地址范围和空洞检查，例如SD1012～1019会判定为非法地址。
实现访问权限：HSD0～15、SM、SD禁止外部直接写入。
HSD460～539和SFD900～1419允许配置写入。

实现HSD相邻两个32位软元件的原子64位读写。
实现HSD脏标志和安全检查点。[plc_device.c (line 254)](F:\\Xinje_Modbus_IAR\\TrainCamp_yuwenhao_modbus\\PLSR\\Src\\plc_device.c:254)
实现I6000～6399事件地址计算，段号使用1～100。[plc_device.c (line 441)](F:\\Xinje_Modbus_IAR\\TrainCamp_yuwenhao_modbus\\PLSR\\Src\\plc_device.c:441)
在系统启动并开启Backup SRAM后初始化软元件层。[main.c (line 164)](F:\\Xinje_Modbus_IAR\\TrainCamp_yuwenhao_modbus\\Core\\Src\\main.c:164)
将新模块加入IAR工程和头文件搜索路径。