- 修正 Q0～Q3 对应定时器的实际时钟频率
- 清除 UG 产生的 UIF，避免更新事件被误计为物理脉冲
- 增加共享中断 UIF 检查和硬件脉冲计数原子读取
- 在方向稳定期间暂停运动曲线推进
- 根据频率积分计算线性加速首脉冲周期
- 使用硬件实际计数同步运动曲线虚拟脉冲数
- 根据剩余脉冲数反算减速频率并补偿 ARR 预装载延迟
- 增加减速距离计算的 uint64_t 溢出保护
- 增加 Q0 定时器调试快照及相关主机测试
- 忽略并取消追踪本地截图和波形分析文件

验证：
- 实际上板波形验证通过
- 1308 项主机测试全部通过
- IAR 全量编译 0 错误、0 警告

- PlsrHwStartPwmTimer 补配 CCMR1.OC1M=PWM模式1：裸定时器复位为冻结模式，
  通道输出恒定电平（上板实测 PF6 无方波，仅一段 672ms 恒高）
- ARR/CCR 使能预装载（ARPE/OC1PE）+ 启动时 EGR.UG 加载影子寄存器：
  运行中调频不再因 CNT 超调提前回绕，加速段多余脉冲消除（7517→7500）
- 方向延时仅在方向变化时生效（首次/换向/换方向点），
  段间同向衔接由 14.9ms 缩短至 ~2ms
- 上电自测扩展为 3 段（2000Hz/1000 脉冲、5000Hz/6000、1000Hz/500），
  上电延时 1s 后启动，顺带验证段间跳转
- 新增波形分析脚本（破译 16bit/CH0/100MS/s 导出格式 + 时频曲线拟合），
  实测三段总脉冲 7500，与理论完全一致

已知遗留（不影响脉冲计数与位置精度，留待 P4 上板调试）：
- 段尾 profile DONE 后冻结频率收尾（段3 尾部 150Hz 平台 38 脉冲）
- 段首第一周期被压缩（首脉冲占空比异常）