PLSR 新增 P3a 硬件层：单轴 PULSE/DIR 输出打通（host 模拟 + core 接线）
- 新增 plsr_hal_f407.c/.h：Q0~Q3 定时器/引脚映射（PF6-9 + TIM10/11/13/14）、
DIR 输出与方向建立延时状态机、PWM 启停/动态改频（50%占空比、预装载无毛刺）、
更新中断软件计数 + 段完成事件注入、精确停止（周期末关通道，无额外脉冲）
- 定时器时钟按 RCC 实际配置计算（修正 TIM13/14=84MHz 疑点，APB2 分频2 时实际 168MHz）
- core 接线：段进入自动启动硬件+速度曲线、段间自动重启、tick 驱动 profile→改频、
加速完成自动注入 ACCEL_COMPLETE、STOP/急停/限位/故障/终态统一停止硬件
- PLSR_HOST_TEST 下模拟定时器寄存器，HAL 逻辑可单测
- 新增 test_plsr_hal 380 项（含端到端：START→DIR延时→PWM→加速→计数→段间→完成），
六套 host 测试共 1151 项全绿，IAR 0 错误 0 警告
- 待办：上板前补 GPIO 复用与 NVIC 使能（host 覆盖不到）
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ywh